fpga网口通信时序

李舜Arthur 42 0 VHD 2019-03-13 14:03:11

因为是我呕心沥血调好的程序,要了10分,然后里面包含了主要的 网口驱动程序,时序,还有我发了20000包数据,并且是8个8位拼接成的64位发,一包的数据时800bytes,没有错误。实现千兆网口通信,测试数据传输速度为700M/bits。

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Generic placeholder image 卡了网匿名网友 2019-03-13 14:03:11

学习一下~读起来有点困难~

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真的很强大呀,很有用

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部分符号解释不清楚,理解有困难

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貌似很强大,学习了,谢谢分享

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么有verilog写的么。。。

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一个VHDL的文件,的确没有说的那么强大

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只有一个vhdl的文件,没有工程,需要自己建再把代码添加到工程里

Generic placeholder image 卡了网匿名网友 2019-03-13 14:03:11

为什么只有一个文件……基本没怎么实现

Generic placeholder image 卡了网匿名网友 2019-03-13 14:03:11

看不懂啊看不懂 不过貌似是很强大

Generic placeholder image 卡了网匿名网友 2019-03-13 14:03:11

看得有点晕,不过挺好的,就是要的分有点多啊