DDR3最新规范

该资源为Quartus EMIF DDR3 IP测试工程，采用Quartus External Memory Interfaces IP实现DDR3控制器和物理层接口，基于Quartus Prime

cadence下DDR3的布局布线实例

8层高速板DDR3后仿真，如何看协议，如何下载IBIS模型，信号质量及时序仿真。

lattice ddr3控制器 开发手册

The 4Gb Double-Data-Rate-3 (DDR3(L)) DRAM is a high-speed CMOS SDRAM containing 4,294,967,296 bits.

JEDEC2012/07新版DDR3内存规格

DDR3的JESD70-3F规范，介绍了DDR3的详细配置

用Cadence PCB SI应对DDR3的挑战

xilinx7seriseDDR3控制器

英飞凌科技公司(Infineon)近日宣布,该公司已向PC业界领先开发商提供了业界首款DDR3 (双数据速率3 )内存模组。这标志着英飞凌已置身于新一代内存产品的开发前沿,新一代内存产品的速度将是现有