为了研究不同结构的nR数字滤波器FPGA实现对数字多普勒接收机中n,GA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISEIO.1开发平台中,采用Verilog HDL语言分剐实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在ModelSim仿真验证平台中仿真了实现设