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电子科大数字电路课程设计 抗干扰国重老师指导完成，CISC架构 ，16位数据总线 VHDL quartus2开发，内含报告，如需仿真请在MODELSIM里跑，quartus2中仿真容易出bug 编译器
四位数据比较器的VHDL实现包括源码仿真波形以及引脚配置
vhdl4位加法器和3-8译码器合成及
计算机设计与实践经典题目。VHDL语言设计的基于FGPA的RISC32位处理器
自己实现的七牛客户端，开源免费！https://github.com/tianzhihen/qiniu_Qt/releases欢迎star！
Arbitrary N-bit and M-bit divider VHDL implementation
当设计文件加载到目标器件后,将数字信号源模块的 时钟选择为 1KHZ,拨动四位拨动开关,使其为一个数值,则八个数码管均显示拨动 开关所表示的十六进制的值。
VHDL语言编写的十进制计数器和七段译码器，下来就知道了
课程设计投票器,有Proteus仿真,有keil程序代码,不过效果不是很好。有待优化和改观!
NULL博文链接：https://kongcodecenter.iteye.com/blog/1488414
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