vhdl编写bcd码113进制计数器

verilog60进制计数器,使用VERILOG语言编写

Attachment - decimal counter

2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟,用2片CD4511设计实现显示部分,用“八位

用VHDL 语言编写的任意进制计数器，默认是十进制，将其中的九改成其他的数就会变成任意进制

用VHDL实现的几个组合电路和时序电路。 组合电路中有加法器和选择器 时序电路有计时器

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来，clr=0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即dout[3:0]）从000

计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multis

可以将8位二进制码转换为BCD码（二进制表示为12位）

用JK触发器设计一个3位循环码计数器.已经对电路图进行仿真，压缩为文件里包括仿真波形图

单片机at89c51，用汇编语言把bcd码变成十六进制数的编程方法