以16位CRC-16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进了串行CRC算法,并进一步推导出并行CRC算法。利用QuartusII集成环境和VerilogHDL语言工具将算法转变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现。结果表明,并行CRC算法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间。