该设计可以实现一个基于并行算法的crc-32码的编码与发送机。它在每个时钟接收一个32位数据并发送出去，当连续接受10个数据后（该数据包的大小可以调整，为方便仿真特设为10），发出一个32位的crc校验码。并同过over输出一个正脉冲用其下降沿通知上位机停止发送数据，并等候下位机的确认信号returns，若其为负脉冲则表示下位机接收过程中没误码，且通过resent对上位机发一个负脉冲通知其继续发数据，若returns接受一个正脉冲则表示发生错误，并通过resent输出一个正脉冲通知上位机重复发上一组数据。