sdramverilog仿真模型
在使用fpga设计sdram控制器时,可以通过官方的sdram仿真模型对verilogHDL设计的sdram控制器进行仿真,仿真可以得到相应的输出信息,比如初始化进度。本资源为镁光官方的仿真模型,需要修改.vh文件为.h,然后在sdr文件中也把.vh修改成.h,最后在新的.h文件中加入你的sdram的型号,比如`definesg6a`defineden128Mb`definex16将sdr文件添加到仿真模型,下面是仿真的初始化部分的运行结果。#Note:CycloneIVEPLLlockedtoincomingclock#Time:60.0nsInstance:top_tb.top.PLL.altpll_co
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