数字式秒表verilog源代码

qq_10399498 26 0 ZIP 2018-12-17 04:12:29

数电实验，数字式秒表verilog源代码，计数暂停清零

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verilog源代码-FPGA-XILINX

Verilog HDL初级应用和学习参考的源代码 ,给予cpld MAXII 的代码,供参考。

自己写的代码:先通过计算机串口给FPGA发送读写控制代码,再发送地址,再根据这些数据,对EEPROM进行读或者写,并且把读出来的数据显示在数码管上,同时通过串口,发送到计算机上,并显示出来。

源代码由vs2017编写,请用合适的版本打开如有任何意见,请在评论区中提出

Java 手机秒表程序源代码,基于j2me框架的手机程序,拷贝至支持JAVA的手机中即可运行,界面如上图所示,挺简洁的界面,但很直观。

数字钟有闹钟、时间设定、秒表等功能,Verilog编写,分配引脚后可直接使用

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用户评论

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卡了网匿名网友 2018-12-17 04:12:29

东西是好的，但是跟我要的东西不匹配，还是顶了

卡了网匿名网友 2018-12-17 04:12:29

很好很有用！

卡了网匿名网友 2018-12-17 04:12:29

和我们的课程要求一致，就是文件有点多，有些可以重用的。