UART串口收发Verilog/VHDL程序

串口接收发送程序实例，有设置窗体背景为指定图片的实例。

串口收发数据的程序测试，可以用于ID卡测试，具体用法可在http://blog.chinaunix.net/uid-28194872-id-3374210.html里看到。

这个程序可以实时的保存传输的数据而不丢失，可以以16进制，或者ASCII 码的形式显示数据，是一个实用的调试工具

《Delphi串口通信工程开发实例导航》电子书

里面有uart首发的模块,适合初学者学习

该代码实用Verilog实现UART功能，为Xilinx公司的设计实例。

Verilog UART code modelsim

用verilog写的uart代码适合初学者练练手工程已经建好了

verilog 写uart模块，例化时可以配置模块时钟与波特率时钟，内部集成了晶振--波特率计数器偏差校正部分(通过最小边沿校正)，校正范围-10%~10%，接收部分使用7点采样。 例化示例： uar

verilog的串口程序，可以实现波特率的改变。没有使用状态机。