本规范的目的是提高书写代码的可读性可修改性可重用性优化代码综合和仿真的结果指导设计工程师使用VHDL规范代码和优化电路规范化公司的ASIC/FPGA设计输入从而做到逻辑功能正确可快速仿真综合结果最优可读性较好