Synopsys工具简介

synopsys verdi 2017.12-sp2 verdi_vN-2017.12-SP2

RTL-to-GatesSynthesisusingSynopsysDesignCompiler

#Synopsys(R)DesignCompiler(R)ReferenceMethodology#Version:O-2018.06(July23,2018)#Copyright(C)2014-20

本手册为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概

Design Compiler的高级教程，由Synopsys提供的课程内容。

Synopsys公司基于PrimeTime工具的静态时序分析培训材料，资料比较老，但STA的基本原理是不变的，适合入门初学者

用于管理Synopsys公司EDA工具的license文件，配合crack工具生成的license文件使用。

SynopsysVCS工具安装说明，图文并茂。

亲测可用的，按教程来之后就可以使用VCS，verdi等一系列的synopsys软件。仅做学习用，请下载后及时删除，并支持正版！

真对于Synopsys的DesignCompiler讲述关于Verilog和VHDL的编码风格，讲述和例子都非常简单，适合初学者。