ECC的verilog代码

一个美女找给我的O(∩_∩)O~，稍微看过了，还不错，提高编写Verilog代码水准

Verilog HDL初级应用 和 学习参考的源代码 ，给予cpld MAXII 的代码，供参考。

在DE2开发板上能够实现置数、清零、倒计时、正计时、以及蜂鸣报警的时钟

该perl脚本可以读入verilog代码，利用哈希数据结构提取出代码的丰富信息，如路径、文件名、模块名、例化名、例化关系、模块接口名等。是处理verilog代码的利器。

Verilong代码编写的异步FIFO，modelsim仿真通uo

RS（204,188）的verilog代码通过quartus9.0综合仿真

24进制VERILOG代码**************************************

用verilogHDL编写的一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时，注释比较清晰，容易看懂，还可以增加小时的计时功能

FPGA——TFTverilog代码

60进制VERILOG代码,*********************