用vhdl写的fifo

基于FPGA的CPU，做自己的CPU。非常适合研究CPU和爱好CPU设计的人学习

Write testbench with vhdl

用ｖｈｄｌ写的uart，已altera器件实现

FIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括

有截图，有完整的程序 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据

用VHDL写的FIFO源程序对与初学者来说是不错的``````````

其中是用vhdl语言写的小球挡板游戏各个部分的代码，可用于FPGA的实现。

用verilog写的同步fifo，quartus工程，modelsim仿真

用ＶＨＤＬ语言编写的音乐播放器，有上一首，下一首等功能，做的比较基本，可以根据自己的需要选择

基于双端ram的简单异步fifo设计，输出显示在数码管，empty，full，almost_empty,almost_full输出