半加器与全加器（VHDL语言）

很好的VHDL速成教材，适合于快速学习。

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浙大的VHDL培训PPT

hdlc vhdl 可以借鉴，只有代码，没有解释，需要仔细的看

VHDL入门程序，包括基本组合电路，时序电路等。有译码器，加法器，计数器等

VHDL语言介绍，开发板常用语言，很通俗易懂。

是学习VHDL的好材料。

这是有关全加器VHDL代码设计,附加原理图和时序图

verilog 全加器代码 ，代码简单易于实现，正确运行后的结果

两个半加器和一个或门组成，这是MAX PLUSS 2软件编制而成，学科主要为EDA方面