异步fifo的设计文档

FPGA异步FIFO设计中的问题与解决办法.PDF

自己写的一个异步fifo,深度宽度都可自定义,包含binary到gray码,gray码到binary转换,异步时域通信,自定义almost full,almost empty等知识,以verilog写

基于FPGA的高速异步FIFO设计

实现一种异步FIFO的方式比较常用的实现方式

对应于异步多时钟FIFO的testbench文件。

[原创] 异步fifo verilog代码调试通过

国人汉化的Vijay A.Nebhrajani撰写的硬件描述语言构造异步FIFO的心得笔记。

高速视频系统中一种异步FIFO缓冲设计,可以了解关于ddr的异步fifo的设计。

介绍了在实现异步及其在跨时钟域逻辑设计中的应用, 并利用码作异步指针的方法。

无论是数据通讯或者SOC(包括FPGA或者ASIC设计)设计,跨时钟域(clock domain crossing)处理都是一件让人很头疼的事情,无论是在设计的前端或者步入设计的后端,都没有很好的工具