复杂RISC-CPU的VHDL程序编码

LDPC的VHDL程序 包括编码和解码需要的小模块程序

单周期cpu编码实现，包括完整的编码及波形仿真和实验报告

我曾经羡慕CPU设计师，那些幸运的工程师可以使用昂贵的工具和晶圆厂。现在，现场可编程门阵列使每个人都可以使用预处理器和集成系统设计。这些天我设计了自己的片上系统，非常有趣。20-50 MHz FPGA

VHDL语言的实例源程序，希望对广大使用VHDL的朋友有帮助

RISC即精简指令集计算机（ReducedInstructionSetComputer）的缩写；这个cpu主要包括一下7个子模块:（1）时钟发生器；（2）指令寄存器；（3）累加器；（4）RISC_CP

Verilog数字系统设计教程第17章RISC CPU代码

ASK编码是由序列发生器和ask编码组成的，下面是具体的程序代码

基于Quartus开发平台的168优先编码器，VHDL实现

这是一个由VHDL实现的HDB3编码，在这个文档中清析的描述了HDB3的编码过程。希望对有需要的人们有用。

基于VHDL的83优先编码器的代码，学习VHDL变成的基础。