auto cad2007 加法器

加法器的设计与仿真

利用verilog，以IEEE754标准实现浮点数加法

含时序仿真、代码、RTL网表 掌握VHDL描述时序电路的方法，学会用VHDL设计4位寄存器加法器。同时电路应支持无符号数，其中复位是异步复位。要求写出VHDL代码，并导出RTL网表。最后通过时序仿真为

该代码是基于FPGA的矩阵加法器的代码,用VHDL编写,可以很方便的进行修改成任意矩阵加法,移植性好

主要是用C++语言写的QT编程代码。主要功能是一个加法器

怎么说呢，这个文档比较详细的介绍了相关的做法，并且包含了一定的车工序代码，希望能帮助到大家

中望CAD2007

cad2007教程，简单实用，适合初学者使用，为高级设计打下基础

VDLDK[DKODKPODVKODPVOCVDVD

更轻松、容易的掌握cad软件的使用，使你成为cad的高手