异步FIFO，Verilog源码

基于FPGA异步FIFO设计完整报告，发送接收模块

一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍

异步FIFO是现在常见的设计，异步时序同步化

国外介绍的异步FIFO设计第一部分，看了这部分资料就不用看别的异步FIFO介绍了

实现一种异步FIFO的方式比较常用的实现方式

Simulation and synthesis of asynchronous FIFO design

电子测量技术ELECTRoNIC第32卷第11期2009年11月MEASUREMENTTECHNOLOGY基于FPGA的异步FIFO缓存

这篇代码主要讲一下异步fifo的设计实现。异步fifo和同步fifo的区别主要在于读写所用的时钟是否一致。异步fifo设计因为读写所用的时钟不一致因而设计比较复杂，会涉及到读指针和写指针的同步化。异步

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国人汉化的Vijay A.Nebhrajani撰写的硬件描述语言构造异步FIFO的心得笔记。