VHDL 数字频率计设计

实验课需要用到且调试通过~LIBRARYIEEE;--有时钟使能的十进制计数器USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;--计数时钟信号CLR:INSTD_LOGIC;--清零信号ENA:INSTD_LOGIC;--计数使能信号CQ:OUTINTEGERRANGE0TO15;--4位计数结果输出CARRY_OUT:OUTSTD_LOGIC);--计数进位ENDCNT10;。。。。。