四位ALU算术逻辑单元设计实验

verilog编写的四位比较器，编程环境是xilinxise10.1.

一个用Verilog语言编写的四位超前进位全加器，附带激励模块

FPGA四位并行乘法器，QuartusII软件运行成功。

用原理图做的四位全加器，即用四个一位全加器弄起来的

4位并行乘法器的电路设计与仿真1.实现4位并行乘法器的电路设计;2.带异步清零端；3.输出为8位；4.单个门延迟设为5ns。

vb四位诊断卡说明书

自己仿照网上和老师说的四位并行加法器画的图，应该没什么问题

完整的全加器和仿真程序，四位全加器。采用verilog便携

求所有四位完全平方数的一款自编的pascal程序，新手上路，求高手指教

详细的vhdl语言编写的四位全机器实验报告 已经经过测试,可放心使用。