FPGA(EDA)电子时钟程序设计
本实验代码经自己亲自编写,运行,编译，并在实验板上亲测，具有时，分，秒的调节，时分秒的重置，暂停。利用元件例化语句将十进制，6进制实现计数
文件列表
FPGA(EDA)电子时钟程序设计
(预估有个102文件)
counter1.vhd.bak
883B
shizhong.(6).cnf.cdb
3KB
shizhong.rtlv_sg.cdb
13KB
shizhong.sgdiff.cdb
10KB
shizhong.(2).cnf.cdb
1KB
shizhong.cmp.cdb
41KB
shizhong.(0).cnf.cdb
6KB
shizhong.map.bpm
692B
shizhong.pre_map.cdb
13KB
shizhong.(4).cnf.cdb
1KB
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