8位加法器的设计（EDA技术）

给初学MFC的人一个范例，想当年找例子找的很辛苦啊。

有加减乘除功能，在网页中输入并计算。。。。。。。。。。。。。。。。。。。。

设计带符号位的8位加法器电路，每个加数的最高位为符号位，符号位‘1’表示-，符号位‘0’表示+

1.掌握在EDA工具中进行基本逻辑组件的设计方法。2.运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。3.采用QUARTUSII软件设计仿真和调试完成。

第4关：16位快速加法器设计.txt

Quartus_II设计八位加法器.pdf

KS树加法器，基6，关键路径似乎有点长，但还可以用，课程作业自己瞎写的，可以跑到400Mhz(smic .13)

用FPGA实现四位加法器，代码正确，无需改动

32位浮点数加法器也算是减法器其中32位浮点数用的是IEEE754标准表示的根据别人的改写的有问题欢迎大家指出信号定义不是很完整verilog编写的

四位超前进位加法器实验报告，图形及图形分析