十进制加减计数器

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这是我们这次的数电实验题目： 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器，连接成三十进 制的计时电路。输入信号为数字脉冲信号。

vhdl语言描述 五进制计数器 外加仿真波形图

60,12进制计数器.DSN

含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描述

用于eda实验课设计，vhdl语言设计，有进位输出

学习数制转换

包含了用Verilog hdl变成生成计数器模块的程序源代码

本电路实现了异步十进制加法计数器的功能.该设计思路用观察时序图的方式求出时钟方程,再根据时钟取值修改状态表,之后再求出状态激励方程(D触发器).

本电路对于时钟方程的选择与之前不同,但最终都实现了十进制加法计数的功能.建议读者对比这两种设计思路进行分析,以掌握更灵活的设计方法.