Verilog状态机

通过状态机实现序列检测，对10010进行检测，可实现重叠序列的检测，整程序用verilog实现

FSM状态机的设计方面资料，对FSM的三种描述方式进行了对比，并给出了实例。

State machine button scan implementation

用C++实现字符串模式匹配算法中的通过有限状态机实现字符串模式匹配

JTAGTAP状态机详细解析，非常之详细

Standard state machine.vi

State machine source code, C++

有限状态机实例（DFA、NFA）PPT中有三个实例，过程详细。

使用JAVA语言编写的FSM状态机生成工具，可以产生CC++JAVA版本的FSM状态机源程序，状态设计只需填写文本文件即可，非常实用，可以大大缩短状态机编程时间，并保证正确性。

大学电子信息工程专业，eda课程的状态机实验