VHDL 数字钟的设计

基于multisim的数字钟设计，可以运行。

dsp课程设计的例子，不足之处颇多，但也有可取之处哦

Verilog编写，多功能数字钟，具有基本显示，调时，电台报时和闹钟功能，分模块设计

基于quartus的数字钟设计，方便我们了解如何使用quartus

针对于fpga的数字钟设计，vhdl源码，课程设计必备

基于FPGA的数字钟的设计

这是一个关于数字钟的proteus平台的仿真程序，与同专业的同学共享。

很好的电子实习设计方案 经典的很好的数字钟设计包你满意

这是vhdl语言编写的数字钟的实现，使用的是alteracyclone4的芯片，简单易懂

实现数字钟和闹钟的定时，开半用一个按钮控制数字种和闹钟的转换、分别用六个按钮来设定数字钟和闹钟的时间，闹钟什么时间响起。