基于FPGA的DDS_DPLL跳频信号源设计_杨红.pdf

针对跳频通信系统有固有噪声的特点，结合ＤＤＳ＋ＤＰＬＬ高分辨率、高频率捷变速度的优点，并采用Ａｌｔｅｒａ公司的Ｑｕａｒｔｕｓ－Ⅱ＿１０．１软件进行设计综合，提出了一种新型的跳频信号源。结果表明，该设计中ＤＰＬＬ时钟可达到１２０ＭＨｚ，性能较高，而仅使用了３０个ＬＵＴ和１８个触发器，占用资源很少。