TI SMbus 通信时序

Altera提供的时序分析教程，包括静态分析、Timequest、优化策略三部分，对于理解时序分析有一定的指导作用

I2C总线位延迟，最快400KHz

Xilinx时序约束相应文档，内容丰富。　

xilinx时序约束，解决时序问题，提高设计的灵活性，实用性

电源时序控制是微控制器、FPGA、DSP、ADC和其他需要多个电压轨供电的器件所必需的一项功能。这些应用通常需要在数字I/O轨上电前对内核和模拟模块上电，但有些设计可能需要采用其他序列。无论如何，正确

FPGA的论文研究在百度文库上一直比较紧缺，找不到相关的。本文是一篇不错的有关FPGA的时序研究的论文

FPGA时序收敛详细解释，周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据周期约束检查与同步时序约束端口（指有建立、保持时间要求的端口）相连接的所有路径延迟是否满足要求

本文件为用Verilog写的FLASHS29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。

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TFTLCDTCON时序基本控制原理