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针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案. 该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路
数字锁相环的设计与实现.doc PLL
实验内容1.基本锁相环实验2.同步带与捕捉带的带宽测量实验3.锁相式数字频率合成器实验
全数字锁相环原程序PLL是数字锁相环设计源程序,其中,Fi是输入频率(接收数据),Fo(Q5)是本地输出频率.目的是从输入数据中提取时钟信号(Q5),其频率与数据速率一致,时钟上升沿锁定在数
基于matlab的数字锁相环模拟仿真,主要通过调整相位实现波形同步
本程序包是我花费了两个月时间调试出来的全数字锁相环程序,极具参考价值。望刚刚涉及到锁相环的同仁可以好好利用。
本书详细介绍了锁相环的基本原理及应用,对模拟和数字锁相环做了详细介绍
FPGA实现PLL全数字锁相环全部代码
基于FPGA设计数字锁相环(论文)
本文介绍了一种基于CMOS工艺的电荷泵锁相环芯片的设计
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