单周期MIPS　CPU的Verilog完整代码，Vivado2017软件工程。ALU全部采用门级语言编写，并添加一级流水，达到１００M时钟要求，含帮助文件夹，说明功能和模块结构。含完成32位FIR的MIPS汇编代码和机器码，工程使用ILA抓取预期结果和结果信号差，含matlab代码分析导出信号计算信噪比。