DDR3 data_sheet

该资源为Quartus EMIF DDR3 IP测试工程，采用Quartus External Memory Interfaces IP实现DDR3控制器和物理层接口，基于Quartus Prime

cadence下DDR3的布局布线实例

8层高速板DDR3后仿真，如何看协议，如何下载IBIS模型，信号质量及时序仿真。

lattice ddr3控制器 开发手册

The 4Gb Double-Data-Rate-3 (DDR3(L)) DRAM is a high-speed CMOS SDRAM containing 4,294,967,296 bits.

JEDEC2012/07新版DDR3内存规格

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非常有用的资源，可以帮助开发，了解芯片资料。

用Cadence PCB SI应对DDR3的挑战

DDR3 在布线中十分重要,它必须考虑阻抗匹配问题,通常单端为 50Ω,差分 100Ω。 图 3 给出了 DDR 及其去耦电容的最终布局,其中左图是顶层布局,右图为底层布局,共计 4 片 DDR3 芯