符合JEDECDDR3标准8n预取架构差分时钟（CK，/CK）和数据探测（DQS，/DQS）DQ，DQS，DM的双倍数据速率数据完整性由DRAM内置TS自动刷新（ASR）自动刷新和自刷新模式省电模式部分阵列自刷新（PASR）1省电模式信号完整性可配置的DS，用于系统兼容性可配置的片上终端DS/ODT阻抗精度的ZQ校准通过外部ZQ焊盘（240欧姆±1％）信号同步通过MR设置进行写入调平7通过MPR读取均衡接口和电源DDR3的SSTL_15：VDD/VDDQ=1.5V（±0.075V）DDR3L的SSTL_1354：VDD/VDDQ=1.35V（-0.0