systemverilog standard

IEEE关于SystemC在模拟和混合信号建模的应用参考手册，很有价值

SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，并新近

关于systemverilog的学习笔记，适合初学者参考，sv入门

SystemVerilog Assertion introduction and application

systemverilog不仅作为验证语言，同时也可以做芯片硬件开发，极大提高生产效率，但是相应的对于综合的策略有比较高的要求。

vim systemverilog 语法工具 拥有gvim vi vim中

适合逻辑验证工程师学习AVM的使用手册。中文版

里面详细的说明synopsys公司推出和systemverilog相关的高级验证方法学，vmm 讲述vmm验证方法学的教程

该压缩包包括Verilog，VHDL, SystemVerilog的IEEE标准文档，为英文版。其中Verilog标准包括1995,2001和2005三个版本，VHDL包括2002版本，SystemV

systemverilog断言及其应用，详细讲解了systemverilog断言的使用，仿真等