全数字锁相环及其数控振荡器的FPGA设计.pdf

PLL式数字锁相环设计源程序,基于Altera平台,供初学入门者参考使用。

给出锁相环实现位同步器的verilogHDL完整代码

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL

The principle and application of digital phase-locked loop

讲述数字锁相环的原理和操作方法,非常全面,不可错过的好东西

原版代码，可以运行。供做DPLL研究开发的朋友们参考借鉴。

数字锁相环verilog源程序，GOODLUCK

介绍数字锁相环原理，并给出相应的MATLAB代码，通俗易懂。

通信系统数字锁相环的参数化设置一直是比较困难的事，利用数字环路和模拟环路实现参数化设置

基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样