运行在Quarters II上的全加器代码

两个半加器和一个或门组成，这是MAX PLUSS 2软件编制而成，学科主要为EDA方面

全加器实验利用拨码输入任意两个3位二进制数，相加结果以16进制数输出到数码管上

vhdl小程序全加器

这是有关全加器VHDL代码设计,附加原理图和时序图

verilog 全加器代码 ，代码简单易于实现，正确运行后的结果

用fpga实现的一个全加器，充分应用了assign ，已经测试通过。

全加器是一种基本的数字电路，能够完成两个二进制位的加法运算，并且考虑到进位。它有三个输入端口：A、B和进位输入C_in；以及两个输出端口：和S和进位输出C_out。全加器的功能是对输入A、B和C_in

用于EDA课程的二进制全加器编程，用的是VHDL语言

uc/os上的tcp/ip实现代码 用c写的，在lpc2478上运行，但基本网络编程的思路可以移植

asp.net 让窗口运行在不同的分辨率下源码! 很值得下载看看!资源免费,大家分享!!