论文研究基于FPGA的数字频率计的设计 .pdf

基于QuartusII6.1(32-Bit)设计VHDL语言数字频率计综合设计（结合数码管显示）

简易数字频率计设计报告--数字电路课程设计报告

这篇内容介绍了一份名为18.简易数字频率计设计_一等奖.zip的优胜设计方案。该方案在数字频率计领域取得了一等奖，并且其设计精妙巧妙，经过专业评审认可。设计方案的核心特点包括先进的技术应用和卓越的创新

Vorilog语言编写的数字频率计测频部分的代码，本人毕业设计测频部分实用代码，绝对有效。系统的时钟频率为100M，包含50M的自检信号。

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数字频率计是pdf格式的，千载难逢！要看呀！

VHDL实现的数字频率计，带QUARTUS工程文件，仿真通过，另外可以测试脉宽和占空比

用multisim仿真数字频率计，高等教育课程设计中常会用到！

对于做毕设的同学很有用处。使用标准的C描述将频率计的相关知识描述得较为通透，希望大家喜欢。

用VHDL编写的数字频率计，已经在quartusII下编译完成。