基于FPGA的快速浮点除法器IP核的实现

本材料详细描述如何用FPGA实现以太网IP核，包括文档和FPGA代码

摘要:设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carr

基于fpga的ip分片重组的实现,文中详细介绍了相关内容

基于三速以太网IP核的FPGA实现，潘冰琪，吕旌阳，在大规模的FPGA设计中，利用已有的IP核来实现功能已经成为一种趋势，直接利用IP核可以缩短开发周期和上市时间，降低开发的风险，减�

基于IP核的嵌入式8051VHDL设计及FPGA实现

此设计详细说明了定制IP内核AD9280控制器的开发过程基于FPGA。 本设计以FPGA为微控制器的核心,实现了AD的功能控制器采用硬件描述语言,Verilog HDL,并将其封装到SOPC Buil

代码很全面，准确度高，可以在板上实现。

协方差矩阵的计算是信号处理领域的典型运算,是实现多级嵌套维纳滤波器、空间谱估计、相干源个数估计以及仿射不变量模式识别的关键部分,广泛应用于雷达、声呐、数字图像处理等领域。采用FPGA(Field Pr

：设计了一种高性能、低功耗的Radix-8时序复数除法器．该复数除法器采用了逐位递归算法和操作数预变换技术，并在传统结构的基础上，选用冗余形式保留预校正变量，节省了超长进位加法器的使用，缩短了关键路径

包含有数字信号处理,视频处理等多方面的IP核