FPGA/CPLD 设计经验

在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是

Typical ASIC design flow 时钟抖动 (Clock Jitter) 信号同步的窍门 数字后端流程 setup time 与 hold time fanout 与skew. hig

[翻译版]FPGA设计经验谈

FPGA设计经验，感觉挺好的。FPGA的一些资料，希望对大家有所帮助。

含有丰富的FPGA设计经验,并且不是英文版的,是翻译好的。适合FPGA爱好者

介绍关于FPGA与CPLD的区别,非常实用

VHDL格式，网上流传的经典版本，想山寨或者想了解下载流程，都很有用

The difference between cpld and fpga

详细介绍了CPLD与PFGA之间的联系与区别，对初学者有很大帮助！

可编程逻辑器件PLD(ProgramableLogicDevice)是允许用户编程(配置)实现所需逻辑功能的电路,它与分立元件相比,具有速度快、容量大、功耗小和可靠性高等优点。由于集成度高，设计方法先