使用modelsim进行设计仿真

ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快，目前最新版本为 5.8 版本，该版本支持VHDL的 2002 标准以及Verilog的2001 标准，此外，在该版本的Linux、HP和SUN工作站等平台支持VHDL、Verilog和SystemC的混合仿真，但在Windows平台上不支持SystemC的仿真。本章将对ModelSim5.7版本进行介绍，目的是希望看完本章，读者可以简单地使用ModelSim进行仿真，有关更深入地教程，还是参考ModelSim附带的文档。在网址http://www.model.com/support/上也可以找到深入的教程，在该页面上注册以后，会在电子邮件中收到发过来的密码，根据邮件地址和密码登陆后，会有一些高级教程和使用要点（ApplicaTIon Notes）下载。