AD所有锁相环器件的环路设计软件

基于DQ变换的新型锁相技术，对采用DQ变换格式的锁相技术进行了详细的说明

针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案. 该方案利用新颖的可控根法完成1～3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路

PLL Design--Analysis of a Sigma-Delta Modulator Using RF Behavioral Modeling and System Simulation

数字锁相环的设计与实现.doc PLL

频率合成器主要有直接式、锁相式、直接数字式和混合式4种。目前,锁相式和数字式容易实现系列化、小型化、模块化和工程化,性能也越来越好,已逐步成为最为典型和广泛的应用频率合成器

锁相环相关资料，包括基本的知识点及内容，还有与电子设计竞赛相关内容，已经整体打包好，便于学习和实践

基于FPGA设计数字锁相环（论文）

Experimental design of Xidian phase-locked loop

本文围绕锁相环（PLL）低噪声设计进行相应的讨论和验证。首先，介绍了低噪声场效应晶体管（Low Noise Field Effect Transistor，LNFE）以及采用LNFE来提高PLL低噪声

该文章讲述的是如何设计载波同步环的相关参数的方法希望对大家有用