大多数存储器接口都是源同步接口，从外部存储器器件传出的数据和时钟/选通脉冲是边沿对齐的。在Virtex-4器件采集这一数据，需要延迟时钟/选通脉冲或数据。利用直接时钟控制技术，数据经延迟，并与内部FPGA时钟实现中心对齐。在这个方案中，内部FPGA时钟采集传出的数据。存储器传出的时钟/选通脉冲用于决定与数据位相关的延迟值。因此，与选通脉冲相关的数据位的数量不受限制。由于无需将选通脉冲分配给相关数据位，所以不需要其他时钟资源。时钟/选通脉冲和数据位使用的Virtex-4资源是一条64-tap绝对延迟线。该64-tap绝对延迟线可利用IDELAY和IDE