论文研究一种高吞吐率低成本的AES协处理器设计.pdf

设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术，S盒采用复合域算法，减少了面积的需求；在轮内设计四级流水结构，有效地缩短关键路径，从而提高了处理器的数据吞吐率；同时在密钥扩展模块内插入寄存器，保证了轮密钥与轮循环的同步。基于VirtexIIProFPGA芯片（90nm工艺技术）实现该结构，消耗面积仅约2118slices；在最高工作频率189MHz下，128位加密的数据吞吐率达到1.8Gbps。与同类设计相比，该处理器吞吐率/资源消耗比值较高。