异步FIFO的VHDL实现

用Verilog语言实现的FIFO，非常容易读懂

有波形图、各个引脚的说明、FIFO的制作过程截图。

在跨时钟域传递数据的系统中，常采用异步FIFO（First In First Out，先进先出队列）口来缓冲传输的数据，以克服亚稳态产生的错误，保证数据的正确传输。但由于常规异步FIFO模块中的RAM

本文提出了一种更加节能而且能应用于高速应用的FPGA设计,同时本文提出一种改进的格雷码二进制码转换结构,在此基础上利用Xilinx的FPGA芯片现有的数字时钟管理模块实现节能方面改进。本文所提出的结构

介绍了在实现异步及其在跨时钟域逻辑设计中的应用, 并利用码作异步指针的方法。

摘要：首先介绍异步FIFO的概念、应用及其结构，然后分析实现异步FIFO的难点问题及其解决办法；在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现

基于FPGA异步FIFO设计完整报告，发送接收模块

异步FIFO是现在常见的设计，异步时序同步化

对应于异步多时钟FIFO的testbench文件。

[原创] 异步fifo verilog代码调试通过