cadence 的DDR的pcb图

DDR3 PCB LAYOUT布线的一些规范

The design guidelines presented in this application note apply to products that leverage the DDR3 SD

DDR3仿真及PCB设计，讲述了DDR3的设置，等长线组，差分线对的设置，

PCB工程师非常实用的DDR3布线规则，涵盖了常用DSP和FPGA对于DDR3存储颗粒的布线要求。使得工程师在Layout时不必经过仿真，按照该规则进行布线即可满足1600MB以上的数据速率的DDR3

该文档是Xilinx官方发布的DDR3信号完整性和PCB设计指南，对于使用Xilinx FPGA进行DDR3电路设计的PCB开发很有指导性。

学会八层板设计，走遍天下都不怕.

将cadence allegro的brd文件导入AD中有2种方法:1。直接转换。AD summer 08 or winter 09已提供之间import的功能了。

可以导出清晰的Cadence电路图，这种电路图可以作为论文上面的贴图

了解TI的PCB布线规则为基础的DDR时序

关于于博士cadence15.7视频讲解的源文件