入门Verilog语言。 VerilogHDL的特点 形式化地表示电路的行为和结构； 借用C语言的结构和语句； 可在多个层次上对所设计的系统加以描述，语言对设计规模不加任何限制； 具有混合建模能力：一个设计中的各子模块可用不同级别的抽象模型来描述； 基本逻辑门、开关级结构模型均内置于语言中，可直接调用；