很多初学者看到板上只有一个50Mhz时钟输入的时候都产生疑惑，时钟怎么才50Mhz？如果 要工作在100Mhz、150Mhz怎么办？在很多FPGA芯片内部都集成了PLL，其他厂商可能丌叫PLL， 但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。本实验通过调用PLLip core来学习PLL的使用、ISE的IPcore使用方法。