支持RISCV指令集32位5级流水线支持Flush与转发操作的CPU2

4-bit pipeline multiplier

将开源3级流水线ＲISC-V处理器VScale扩展为5级流水线处理器。在对比3级流水线和5级流水线的差异的基础上，为5级流水线设计了冒险检测以及旁路单元，解决了5级流水线的数据相关问题。

使用verilog实现MIPS经典的五级流水线，巧妙的解决结构冒险、数据冒险、控制冒险。

本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本

这是一个关于32位MIPS处理器的五级流水线baseline代码，实现了一条ori指令。并附有模块的互联图。大家可以根据baseline代码往里添加指令。

使用verilog实现了dlx五级流水线,具备指令互锁,定向路径,分支延迟特性

四级流水线技术.zip

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。

这是模拟MIPS机的五级流水线而设计的用VHDL代码实现的CPU。该运行环境是QUART||

RISCV_VHDL 简单的RV32I指令集流水线处理器核心的开发代码将以VHDL编写。 RV32I-基本整数指令集,32位寄存器