本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。该频率计采用VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。该数字频率计测量范围为0到9999HZ，基准频率为1HZ，结果用4只7段数码管显示十进制结果。中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快。