基于Nexys4 DDR的FPGA串口模块带缓冲FIFO
FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。已在Nexys4DDR开发板上验证，开发环境为Vivado2015.4
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