ABEL的.JED文件用VHDL语言生成

使用Quartus II对本设计进行编译和仿真。首先创建工程,使用文本编辑器输入本设计的所有模块的源程序,把G-1DE.vhd设为顶层文件。把本设计中的所有设计文件添加进工程后,先对每个模块进行编译纠

这是一个用VHDL语言编写的时钟，具有使能端和复位功能，下载后可直接在MAX+plusⅡ上编译仿真下载到实验箱上使用

该数字时钟是用VHDL语言编写的，是完整的软件和硬件实现。内有详细的模块连接图、引脚连接图和详细的程序。

有很好的VHDL语言代码 公道价参看 谢谢 谢谢

用VHDL语言实现秒表的设计，自顶向下的思想，有秒、分计数、数码扫描显示输出

本资料是基于VHDL硬件描述语言的设计实例，，包括数字钟，电子琴，电梯等常见的设计实例

调试好的用VHDL语言编写的串行发送和接受程序

本资源是用VHDL语言书写的一个简单的CPU程序，采用状态机方法实现CPU的基本功能，功能相对简单。

此文档价值很高，基于VHDL语言的AD采集程序，准确度高，适于实验验证

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